邊界掃描測(cè)試的過程組成和仿真測(cè)試應(yīng)用
邊界掃描測(cè)試的過程組成和仿真測(cè)試應(yīng)用
當(dāng)前，PCB是越來越復(fù)雜，不言而喻，想要獲得滿意的測(cè)試覆蓋范圍也更困難了。而且每種測(cè)試方法都有其固有的局限性。于是，測(cè)試工程師們不得不另辟蹊徑，將幾種技術(shù)組合起來以達(dá)到他們所要求的測(cè)試覆蓋范圍。這正是IEEE 1149.1邊界掃描（俗稱JTAG）和微處理器仿真測(cè)試所追求的。邊界掃描和處理器基仿真測(cè)試有各自的應(yīng)用領(lǐng)域，每種技術(shù)都能達(dá)到某種程度的測(cè)試覆蓋范圍。然而將兩種技術(shù)無縫地組合在一起，就有可能達(dá)到更高的總測(cè)試覆蓋范圍，是任何一種單獨(dú)技術(shù)無法比擬的。 若將傳統(tǒng)的JTAG結(jié)構(gòu)性測(cè)試和處理器基功能仿真測(cè)試組合起來，提高了測(cè)試覆蓋范圍，從而可以簡(jiǎn)化測(cè)試，簡(jiǎn)化程度取決于所采用的其它測(cè)試方法，如電路內(nèi)測(cè)試（ICT）、自動(dòng)光學(xué)檢查（AOT）、或飛行探針法。確實(shí)，即便工程上存在缺陷，如電路板上不合適的可測(cè)試性設(shè)計(jì)（DFT）性能等，也可以得到一定程度的彌補(bǔ)。
邊界掃描
符合IEEE1149.1邊界掃描標(biāo)準(zhǔn)的半導(dǎo)體器件，在器件四周有一組串行移位寄存器，邊界掃描這個(gè)術(shù)語因此得名。在邊界掃描芯片上，每個(gè)主輸入信號(hào)和主輸出信號(hào)都設(shè)置有一個(gè)稱為邊界掃描單元的多用途存儲(chǔ)單元（圖1）.
圖1 帶邊界掃描單元半導(dǎo)體器件的方框圖
在PCB設(shè)計(jì)上，將各個(gè)芯片的邊界掃描單元串接成并行輸入，并行輸出的移位寄存器。數(shù)據(jù)可在每個(gè)邊界掃描單元的輸入、輸出上捕獲，或串行地掃描通過整個(gè)單元鏈。這個(gè)鏈路稱為邊界掃描路徑，或簡(jiǎn)稱為掃描路徑。
在器件級(jí)，邊界掃描路徑與路徑上連接的任何器件的功能完全沒有關(guān)系。 邊界掃描測(cè)試的過程組成和仿真測(cè)試應(yīng)用
邊界掃描測(cè)試由下列過程組成：
·激勵(lì)數(shù)據(jù)串行移入邊界掃描單元。
·將激勵(lì)數(shù)據(jù)并行加到電路。
·并行地捕獲電路產(chǎn)生的測(cè)試結(jié)果。
·沿著掃描路徑串行移出寄存器的數(shù)據(jù)并分析測(cè)試結(jié)果。
對(duì)PCB設(shè)計(jì)，可通過全程掃描路徑對(duì)器件的互連進(jìn)行特殊的測(cè)試。測(cè)試過程為：首先使用測(cè)試數(shù)據(jù)輸入（TDI）移位輸入操作，將激勵(lì)值加載到相應(yīng)的器件輸出掃描單元。其次，使用更新操作加入激勵(lì)數(shù)據(jù)。然后運(yùn)行捕獲操作，在器件輸入單元捕獲響應(yīng)數(shù)據(jù)。*后，調(diào)用測(cè)試數(shù)據(jù)輸出（TDO）移位輸出操作將響應(yīng)值移出。這類JTAG測(cè)試能確認(rèn)電路板結(jié)構(gòu)的完整性。如果電路板設(shè)計(jì)者想從邊界掃描中獲得*大可能的利益，那么電路設(shè)計(jì)應(yīng)反映出邊界掃描的特點(diǎn)。事實(shí)上，這些DFT的特性要**易懂易行，可以很容易設(shè)計(jì)在電路板上。
理想地，所有電路板上邊界掃描器件應(yīng)連接在一條單一的掃描路徑上；雖然有時(shí)不得不安排幾條掃描路徑，這也是情有可原的。要是讓設(shè)計(jì)人員在非邊界掃描和實(shí)現(xiàn)了1149.1規(guī)范器件之間進(jìn)行抉擇，選擇后者將增加JTAG能驗(yàn)證的電路板上網(wǎng)格數(shù)量。此外，將邊界掃描信號(hào)緩沖設(shè)在電路板的測(cè)試訪問口（TAP）處，信號(hào)在該口進(jìn)入和取出電路板，將有助于減輕電路板與連接至測(cè)試站的電纜之間的阻抗失配。這也能在進(jìn)行測(cè)試時(shí)將電路板保持在**的狀態(tài)。
由于邊界掃描是一種數(shù)字技術(shù)，無法用來測(cè)試模擬或混合信號(hào)電路。目前正在研發(fā)能驗(yàn)證混合信號(hào)的IEEE1149.1標(biāo)準(zhǔn)，但迄今為止，這個(gè)標(biāo)準(zhǔn)還未在器件中廣泛使用。因此，出現(xiàn)模擬或混合器件時(shí)，為了彌補(bǔ)JTAG數(shù)字性能的不足，應(yīng)補(bǔ)充相應(yīng)的測(cè)試技術(shù)，不然，測(cè)試覆蓋范圍就不完整。ICT、生產(chǎn)失效性分析（MDA）和功能測(cè)試與JTAG是相輔相成的。實(shí)施這些各具特色的方法，能增加模擬和混合電路的測(cè)試覆蓋范圍。
仿真測(cè)試
仿真測(cè)試始于上個(gè)世紀(jì)八十年代，是在總線基PCB上實(shí)現(xiàn)的。典型地，仿真器替代了電路上某個(gè)器件，并提供硬件輔助的軟件代碼糾錯(cuò)。三種主要的仿真類型包括：處理器仿真、ROM仿真，以及BUS仿真。
使用處理器仿真，仿真器替代PCB插座上的處理器，然后對(duì)內(nèi)存和I/O進(jìn)行充分的讀/寫訪問。ROM仿真則替代引導(dǎo)ROM，用診斷代碼替代處理器的正常引導(dǎo)代碼。總線仿真器連接至邊緣連接器的總線插槽，通過它實(shí)現(xiàn)板上讀/寫總線周期測(cè)試。
這些仿真技術(shù)經(jīng)歷了一段曲折的道路。它在上世紀(jì)八十年代和九十年代初大肆流行，但隨后又因處理器速度的增加和插座上ROM與處理器數(shù)量的減少而漸漸銷聲匿跡。近年來，由于各類微處理器都增強(qiáng)了糾錯(cuò)能力以及設(shè)置了1149.1邊界掃描接口，仿真技術(shù)又出現(xiàn)了復(fù)蘇的跡象。此外，在眾多PCB上增設(shè)了邊界掃描，也為仿真技術(shù)提供了標(biāo)準(zhǔn)的接入方法。
片上仿真器的糾錯(cuò)功能通常是通過處理器的1149.1TAP接口訪問的。TAP被仿真器使用時(shí)，由于有時(shí)還包括附加的2條或3條復(fù)位、電源和控制功能控制線，因而稱為擴(kuò)展的JTAG(EJTAG)口。眾多廣泛使用的微處理器都設(shè)有片上JTAG接口，這些處理器包括Intel Pentium處理器系列；Intel XScale處理器;以及AMD Athlon。盡管各類處理器TAP的方法各不相同，但新的IEEE-ISTO5001標(biāo)準(zhǔn)已顯露出某種潛在的標(biāo)準(zhǔn)化趨勢(shì)。為了實(shí)現(xiàn)處理器基仿真測(cè)試，處理器設(shè)計(jì)人員已擴(kuò)充了1149.1指令集，使其包含了供應(yīng)商專用的指令，允許仿真器控制處理器芯核。測(cè)試應(yīng)用利用處理器上JTAG接口來控制處理器，反過來，處理器又可與片上調(diào)試硬件功能互動(dòng)。片上調(diào)試功能通常有：處理器停機(jī)、從內(nèi)存和I/O讀/寫、設(shè)置斷點(diǎn)、單步探索代碼以及實(shí)施代碼跟蹤。這些功能既可用于低級(jí)軟件調(diào)試，又可用于處理器能訪問的全部器件和總線的功能測(cè)試。
更理想的測(cè)試覆蓋范圍
邊界的掃描測(cè)試和處理器基仿真測(cè)試相輔相成，在一個(gè)系統(tǒng)內(nèi)將兩種技術(shù)組合在一起，極大地增加了待測(cè)PCB的測(cè)試覆蓋范圍。我們以一個(gè)處理器基的電路板（圖2）為例來說明如何用一個(gè)JTAG口來完成兩種測(cè)試技術(shù)。CPU設(shè)有1149.1邊界掃描接口。能實(shí)現(xiàn)邊界掃描測(cè)試的器件有PCI橋、存儲(chǔ)器控制ASIC、Ethernet控制器和I/O CPLD。測(cè)試數(shù)據(jù)由CAD自動(dòng)生成的，診斷限于節(jié)點(diǎn)級(jí)，能識(shí)別開路和短路的正確位置。此外，也可以進(jìn)行SDRAM和閃存的結(jié)構(gòu)性缺陷測(cè)試。SDRAM、閃存、視頻控制器、VRAM和16通道A/D是CPU仿真測(cè)試范圍。測(cè)試手動(dòng)或半自動(dòng)。該測(cè)試是功能性的，主要識(shí)別失效的功能而不針對(duì)節(jié)點(diǎn)。
圖2 典型的微處理器基電路板方框圖
同一個(gè)邊界掃描口可用于兩種測(cè)試方法，使結(jié)構(gòu)性測(cè)試與功能性測(cè)試之間的交換是無縫的。且從上面的論述可知，掃描測(cè)試和仿真測(cè)試是相輔相成的。例如存儲(chǔ)器件即可使用邊界掃描，也可使用處理器基仿真，但只有前者能驗(yàn)證存儲(chǔ)器件之間的結(jié)構(gòu)性互連。另一方面，仿真測(cè)試是按實(shí)際工作頻率全速進(jìn)行的，且能驗(yàn)證裝載的軟件版本，保證電路板是在自己的軟件引導(dǎo)下工作的。總之，使用組合方法就可優(yōu)化測(cè)試覆蓋范圍，縮短研發(fā)周期。
在一個(gè)系統(tǒng)中組合兩種測(cè)試技術(shù)，還能更廣泛應(yīng)用在產(chǎn)品生存期的各個(gè)階段。過去，邊界掃描通常部署在產(chǎn)品的研發(fā)階段，用它來糾錯(cuò)原型電路板，在組裝和生產(chǎn)階段來確定并診斷結(jié)構(gòu)性缺陷。處理器仿真則廣泛地用作功能性測(cè)試，幫助現(xiàn)場(chǎng)維修人員糾錯(cuò)并診斷有故障的微處理器板。具有兩種技術(shù)的組合測(cè)試平臺(tái)讓兩種測(cè)試技術(shù)用于過去無法使用的產(chǎn)品生存期的各個(gè)階段。例如，邊界掃描也可用于生產(chǎn)階段有故障電路板的維修，在追尋有問題系統(tǒng)的原因時(shí)，它也是仿真測(cè)試的輔助手段。
結(jié)語
由于電路板的多樣性，任何一種測(cè)試方法都很難提供滿意的測(cè)試覆蓋范圍。將互補(bǔ)的測(cè)試方法組合在一起，就有可能增加測(cè)試覆蓋范圍。然而隨之而來的問題是，哪些測(cè)試方法更有利于組合。選擇邊界掃描測(cè)試和處理器仿真測(cè)試是因?yàn)閮烧叨寄苁褂肑TAG接口。更重要的是，它們的功能是相輔相成的。邊界掃描驗(yàn)證PCB的結(jié)構(gòu)完整性；仿真測(cè)試能測(cè)試各類器件的電路板上功能塊的功能性。這樣，將兩種技術(shù)組合在一起，就能簡(jiǎn)化整個(gè)PCB的測(cè)試過程，提高測(cè)試手段的生產(chǎn)效率。
